Kodėl paviršiaus planavimas yra labai svarbus puslaidininkių gamyboje
Sudėtingame puslaidininkių gamybos pasaulyje, kur tranzistoriai matuojami atomais, o grandinės yra išgraviruotos šviesa, visas pastangas grindžia vienas esminis procesas: paviršiaus planarizacija. Dažnai veikiantis užkulisiuose, jis yra tylus Moore'o dėsnio ir negailestingo judėjimo link mažesnių, greitesnių ir galingesnių lustų įgalintuvas. Be veiksmingos planarizacijos šiuolaikinė mikroelektronika, kaip mes ją žinome, būtų tiesiog neįmanoma.
Problema: topografinis košmaras
Integrinio grandyno (IC) kūrimo procesas nėra vientisas. Tai adityvinių ir atimančių veiksmų,{1}}nusodinančių metalo sluoksnius, skirtus sujungimams, izoliacinėms medžiagoms, pvz., silicio dioksidui, ir modeliavimo ypatybėms naudojant fotolitinę fotolitografiją, serija. Kiekvienas nusodinimo ir ėsdinimo ciklas palaipsniui sukuria nelygesnę paviršiaus topografiją.
Įsivaizduokite, kad kuriate daugiasluoksnį{0}} miesto vaizdą. Pastačius pirmąjį konstrukcijų komplektą (tranzistorius), pilamas pamatas joms izoliuoti (dielektrinis sluoksnis). Šis naujas paviršius dabar yra kalvotas, atspindintis apačioje esančias formas. Bandymas tiesiai ant šių kalvų pastatyti naują, geresnių konstrukcijų rinkinį būtų pražūtingas. Tas pats pasakytina ir apie lustų gamybą.
Šis nelygumas kelia tris pagrindinius iššūkius:
1. Fokusavimo gylio (DoF) apribojimai litografijoje:Fotolitografija, grandinės raštų „spausdinimo“ ant plokštelės procesas, reikalauja itin plokščio paviršiaus. Naudojama šviesa turi neįtikėtinai mažą fokusavimo gylį. Jei paviršius turi didelių skirtumų, kai kurios sritys bus sufokusuotos, o kitos bus neryškios, todėl grandinės bus netinkamai suformuotos arba nutrūkusios. Kadangi elementų dydžiai susitraukia iki nanometrų, ši leistina nuokrypa tampa beveik lygi nuliui.
2. Metalizavimo žingsnių aprėpties problemos:Nusodinant vėlesnius sluoksnius, ypač metalą, skirtą jungtims, grubus paviršius sukelia problemų. Metalas, nusodintas ant stačios pakopos, kampuose gali tapti per plonas, todėl susidaro silpna vieta, dėl kurios gali atsirasti elektromigracija ir galimi grandinės gedimai. Prasta laiptelių aprėptis taip pat gali sukelti tuštumų ir visiškai nutrūkti elektros jungtis.
3. Didesnis sujungimo sudėtingumas:Šiuolaikinės lustai gali turėti daugiau nei 15 metalinių jungčių sluoksnių. Neišlyginus kiekvieno sluoksnio prieš pridedant kitą, kaupiamoji topografija taptų nevaldomai ekstremali, todėl būtų neįmanoma tiksliai pagaminti aukštesnių sluoksnių.
Sprendimas: cheminis mechaninis poliravimas (CMP)
Pramonės atsakymas į šį iššūkį yra cheminis mechaninis poliravimas / planavimas (CMP). CMP yra hibridinė hibridinė technika, derinanti cheminį ėsdinimą su mechaniniu dilimu, kad būtų pasiektas visuotinis plokštumas,{1}}išlyginantis visą plokštelės paviršių.
Cheminis poveikis:Ant plokštelės užpilama suspensija, kurioje yra chemikalų, tokių kaip oksidatoriai, oksidatoriai. Taip suminkštinamas arba pakeičiamas viršutinis medžiagos sluoksnis (pvz., varis paverčiamas minkštesniu oksidu).
Mechaninis veiksmas:Po to poliruojantis poliravimo padas mechaniškai nutrina suminkštintą medžiagą, ją nušluodamas. Pagalvėlės slėgis yra kruopščiai kontroliuojamas, kad būtų užtikrintas vienodas pašalinimo greitis iš aukštų ir žemų dėmių, o galiausiai gaunama visiškai plokščia, veidrodinė{1}}apdaila.
CMP nėra vienas procesas, bet yra selektyviai taikomas skirtingoms medžiagoms:
STI CMP:Izoliuoti tranzistorius planarizuojant seklių tranšėjos izoliacijos oksidus.
ILD CMP:Išlyginti Išlyginti Inter{0}}Layer Dielektrinius (izoliacinius) sluoksnius.
Volframo CMP:Norėdami pašalinti volframo perteklių iš „kištukų“, kurie sudaro vertikalius kontaktus tarp sluoksnių.
Vario CMP:Šiuolaikinės sujungimo technologijos kertinis akmuo, naudojamas Damasko procese kuriant inkrustuotus varinius laidus.
Veiksmingo efektyvaus planavimo kritinis poveikis
Efektyvus planavimas nėra tik patogumas; tai yra pagrindinis reikalavimas pažangiems puslaidininkių mazgams.
1. Kelių{0}} lygių sujungimų įgalinimas:CMP suteikia galimybę sukrauti daugybę metalinių laidų sluoksnių, o tai leidžia atlikti sudėtingą, trijų{0}}dimensijų maršrutą, kurio reikia šiandien milijardui-tranzistorių procesorių ir atminties lustų.
2. Derlingumo ir patikimumo gerinimas:Pašalinus topologinius defektus, CMP drastiškai sumažina trumpuosius jungimus, atviras jungtis ir kitus gedimo mechanizmus. Plokštesnis paviršius tiesiogiai reiškia didesnį gamybos išeigą ir patikimesnius galutinius produktus.
3. Įrenginio mastelio keitimo palengvinimas:Kiekviena sekanti mažesnių tranzistorių technologijos karta priklauso nuo vis tikslesnės litografijos, tokios kaip ekstremalioji ultravioletinė (EUV). Šios sistemos turi dar griežtesnius DoF apribojimus, todėl dėl nepriekaištingo plokštumo, kurį suteikia CMP, negalima-sutarti.
4. Elektros našumo didinimas:Lygesnis paviršius sumažina signalo delsą (RC delsą) jungtyse ir sumažina srovės nuotėkį, taip prisidedant prie greitesnio perjungimo greičio ir mažesnio energijos suvartojimo.
Išvada
Nors dažnai nustelbiamas litografijos ar tranzistorių dizaino proveržių, paviršiaus planavimas naudojant CMP išlieka vienu iš svarbiausių ir pasikartojančių procesų puslaidininkių gamykloje. Tai yra esminis žingsnis, išvalantis sudėtingą gamybos metu susidariusią topografiją, suteikiant nesugadintą, plokščią drobę, ant kurios galima pastatyti kitą mikroskopinių stebuklų sluoksnį. Toliau žengiant į angstrom-mastelio keitimo ir 3D lustų architektūrų erą, pažangių planarizacijos metodų svarba tik didės ir toliau bus technologinės pažangos, kuri apibrėžia mūsų šiuolaikinį pasaulį, pagrindas.
